研究方法
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加速应力实验
工作条件下器件退化时间很长（通常大于10年）
从高压应力向工作条件外推出器件退化情况（器件寿命）
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退化表征方
退化电学参数的提取 ＝> 阈值电压漂移、饱和漏电流改变
应力产生缺陷的测量 ＝> CV、电荷泵、DCIV、GIDL等（氧化层陷阱、界面态）
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缺陷产生模型和寿命预测模型
半导体可靠性评估系统
JEDEC标准：10年@10mm2，125°C，失效0.1％
氧化层击穿类型
A类：明显损伤；针孔
B类：缺陷点；玷污
原因：材料缺陷；工艺波动(清洗、氧化和光刻)；机械应力；后氧化(等离子体破坏)等
非本征击穿
C类：占大部分比例，相对集中
表征击穿
非本征击穿：成品率
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制造过程中
– 化学试剂的纯度
– 吸真空
– 高温退火
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制备后续工作
– 筛选/预加电
超薄栅氧化层击穿
Time dependent dielectric breakdown (TDDB)
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简介
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缺陷产生击穿机制
关键缺陷密度 NBD
缺陷产生率 Pg（依赖于 Vg）
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硬击穿
大电流释放的能量引起栅氧化层的破裂；
器件无法正常工作；
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软击穿
表现为电流、电压的突然增加，或者电流噪声的增加器件还可以正常工作；
通常的击穿模式 (Tox < 5nm)应力电压比较低；
更适用于实际深亚微米器件工作条件；
对深亚微米器件，击穿通道更可能出现在栅和源、漏交叠区域；
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测试方法
电容两端加应力
影响因素：面积；厚度；温度
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击穿的表征方法
统计方法：威布尔分布➡️寿命
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击穿的物理过程
氧化层中形成导电通道
高电流密度导致栅介质高温熔断
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物理模型和寿命预测
物理模型；外推关系
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测试方法（电应力-电压、电流等）
MOS等效为电容；两端加应力测量电学参量随时间的变化；
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应力条件
－恒定电流应力(CCS)
－恒定电压应力(CVS)
－脉冲电压应力(PVS)
－扫描应力
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测量步骤
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具体方法
应力条件：恒压应力（CVS）、恒流应力（CCS）
氧化层击穿应力模式
(a) 沟道注入
(b) 栅注入
(c) 衬底热载流子注入
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氧化层击穿电学特性
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栅漏电流随应力时间变化
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栅漏电流随应力时间变化
软击穿依然可以引起器件漏电流显著下降
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表征方法
威布尔分布图
威布尔分布的累积分布函数
b和l分别为威布尔分布的形状参数和位置参数，为特征寿命或真尺度参数 (63%)
写出威布尔分布的积累分布函数，定性说明形状因子所对应的不同失效区间。画出失效概率密度与t的关系。
本征击穿：物理过程
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击穿的物理过程
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影响击穿的因素
1、面积效应
击穿特性：统计事件，面积越大，越容易出现击穿：ln(A1/A2)
2、氧化层厚度
击穿通道的形成
威布尔分布斜率变化
3、面积和厚度的共同影响
面积变大：向左平移 ；厚度下降：斜率变大
越薄面积引起的曲线平移越明显
图中面积：10-6 => 0.1cm2
–11nm: Q(BD) 下降2倍
–4.3nm: Q(BD) 下降 100倍
4、温度影响
温度越高，缺陷产生越多，越容易击穿
5、温度和厚度的共同影响
越薄，对温度越敏感
缺陷产生的物理模型
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氢释放模型
发展过程 (间接和直接的证据):
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阳极空穴注入 (AHI)模型 — 1/E模型
发展过程 :
FN隧穿载流子导致击穿
G(T)－与温度相关的场加速因子
不足：
该机制不能解释缺陷产生率的绝对数值；
对pMOSFET，衬底空穴注入应力模式，氧化层保持在低场条件下，其击穿时空穴流量， Qp，比AHI模型计算值大8个数量级；
低压下测量的衬底(空穴)电流可能存在其它的来源，如衬底存在的电子/空穴产生－符合，光子激发，其它缺陷导致的泄漏电流。
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“热化学”模型 – E-模型
发展过程: 认为缺陷产生是电场导致的过程
优点: 实验上寿命TBD与模型符合得非常好，得到了广泛的认同
不足：
最强有力的反对该模型的证据来自衬底热电子注入实验
发现QBD与电子的能量而不是氧化层电场相关
另外，传统的FN应力中，利用不同性质掺杂的阳极得到的数据也显示出该模型不正确
Si-Si键断裂后出现SP2杂化，出现空穴陷阱
电场会降低断键所需的激活能，令退化速率成指数增加
γ－场加速因子；Eox氧化层电场；
EA无电场条件下断键所需激活能
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氧化层击穿模型
1/Eox模型－－厚氧化层, 高氧化层电场
碰撞电离(Vox>>12V, Eox>7MV/cm)
阳级空穴注入(Anode Hole Injection)( Vox> 6V)
Eox模型－－薄氧化层, 低氧化层电场
断键模型(Thermochemical model)
阳级氢释放模型(Anode Hydrogen Release )
统一模型
Eox断键模型 + 1/Eox 阳级空穴注入模型
E-模型和1/E模型的比较
高场下1/E模型符合得更好，低场条件下E模型更符合
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氧化层击穿标准(临界陷阱密度)
发展过程: 基本思想－缺陷积累到一定程度会形成电流通道，从而引发击穿
根据渗流模型，NBD与应力电压无关
几个研究小组已经报道了对3－5nm氧化层，随着应力电压下降，NBD会出现下降
可能的原因：
渗流路径与电场弱相关
陷阱存在着缓慢的恢复
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寿命预测模型
对恒定电压应力，寿命与QBD 的关系为：
J 为应力过程中的电流密度
对薄氧化层，电流在击穿前可近似为恒定值，则有
TBD=QBD/J
为了得到工作条件下的寿命，在给定的期望失效率Fchip，栅面积Aox条件下，Tlife为测试失效率Ftest和对应的失效时间Ttest的函数：
估计介质的可靠性需要从测量条件向工作条件的外推过程。为了保证外推的准确性，通常需要长时间的应力实验，而且应力电压需要尽可能的接近工作电压条件。
在外推过程中，通常采用一些简单的关系，如E指数、1/E指数或依赖于Vg的指数关系。但对范围分布很广的应力条件，任何一个简单、统一的关系都不存在。
因此，将寿命外推到工作电压条件下的工作是非常困难，特别是随着氧化层厚度的下降。
为了得到准确的b因子，可以通过：1）增加实验样品数（大于1000个）；2）用不同面积的样品，通过归一化处理，得到宽范围内的Tbd分布，由低比例累计失效的分布来确定b因子。
超薄氧化层击穿过程：缺陷产生，氧化层退化－》渗流通道形成，软击穿－》渗流通道退化，渐进击穿－》硬击穿
软击穿后的渐进式击穿
应力电压越低，击穿速率越慢
击穿以后的光发射图象（a）5.6nm （b）3nm
超薄氧化层软击穿后Gm和Vt变化小于10％,甚至低于5％
MOS器件退化
Degradation of MOS Device
器件退化的含义
退化与击穿的比较
器件寿命的定义
重要性：
电路设计需要考虑参数冗余
CMOS工艺的规范－产品的性能指标
器件退化机理
当器件进入饱和区，靠近漏端的栅边界处的沟道夹断，出现空间电荷区
• 产生机制
• 应力模式
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产生机制
关键词：出现高能载流子 产生缺陷 器件特性退化
讨 论：产生高能载流子的器件状态和可能的空间位置
几个关键点
•饱和状态下空间电荷区位于栅下靠近漏端一侧
•靠近漏端的空间电荷区具有：
–高电场
–热载流子
–电离碰撞产生电子空穴对
•热载流子的产生是非均匀的
一个关键特性－衬底电流
•正比于电离碰撞率在空间电荷区的积分
•常用来衡量热载流子的能量水平
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物理缺陷
两种主要缺陷
物理描述——器件中载流子运动
•热运动：完全随机过程
•漂移运动：电子从 ‘-’ 到 ‘+’
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缺陷产生过程
•沟道热载流子直接轰击：界面态陷阱
•热载流子激发进入氧化层：氧化层陷阱
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氧化层缺陷产生机制
热载流子的产生
热载流子直接注入氧化层
SGHC 注入到氧化层
缺陷产生的物理模型
阳极空穴注入
氢释放/解析
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界面陷阱产生机制
氢解析模型
Si/SiO2界面处的Si-H键可以直接被热电子打断
两种解析模型
• 单个高能电子导致的Si-H/D键断裂
• 多个载流子碰撞引起的键共振导致Si-H键断裂
对低工作电压的深亚微米器件，两种过程将同时存在，共同引起器件退化
氧化层电荷的电学影响
•缺陷电荷屏蔽来自栅的电场
•阈值电压改变
负电荷引起Vth正向移动
给定电压下漏电流降低
界面态电荷的电学影响
•禁带中存在缺陷能级
•界面电荷有赖于费米能级
界面电荷如何随费米能级变化
以nMOSFET为例
•Vg会改变费米能级
•界面电荷会随Vg变化
•Id的下降幅度随Vg变大
nMOSFET特性退化
•饱和区:
–通常 Vg<Vd
•不利于电子注入
•存在界面态生成条件
按照所加应力电压的不同，有三种模式：
Vg » Vd/2：主要是由于界面态的产生引起迁移率的退化
Vg » Vt, ：空穴陷阱的产生引起电流的增加，可以等效为沟道尺度的缩短，同时界面态的产生会减少电流，二者作用会部分抵消
Vg » Vd ：主要退化是由于漏端陷阱俘获电子引起的，同时界面陷阱的产生会加剧器件电流的退化
对漏端轻掺杂 (LDD) nMOSFET’s，多一个附加的退化效应：spacer氧化层区域的退化，这里产生的陷阱会引起漏端电阻的增加。
因此，通常认为存在两个退化过程：早期spacer区域退化占优，而随着应力时间增加，沟道内也逐渐出现陷阱，导致器件表现出后期退化规律
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pMOSFET特性退化
•饱和区:
– |Vg|<|Vd|，但Vg<0 Vd<0
•利于电子注入
•界面态和氧化层陷阱生成条件
Vg » Vt ：氧化层中产生的大量陷阱俘获电子，主要位于漏端附近；而空穴陷阱只有少量产生，离漏端有一点距离；
Vg=VD/2：界面陷阱的产生起主要作用；
Vg=VD ：可以观察到氧化层正电荷，而界面陷阱将主要限制pMOSFET的可靠性；
以上三种退化机制的共同作用，如负氧化层电荷、界面陷阱、正氧化层电荷的产生，将决定pMOSFET热载流子退化随时间的变化关系，即器件寿命
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器件特性退化
偏压的影响
•偏压敏感
•给定Vd条件，通常Vg»Vd/2为最坏应力
•给定Vd，当Vg<Vd/2
–Id随Vg增加
–更多电子进入空间电荷区
–产生更多热载流子
•给定Vd，当Vg>Vd/2
–Id依然增加
–空间电荷区电场下降
•部分抵消了Id增加的影响
–损伤下降
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器件退化的抑制方法
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漏端轻掺杂区
•LDD ( Lightly doped drains)
–减小漏端电场
–优化掺杂分布
–工业界广泛采用
•例子:
S. Ogara et.al, IEEE Trans. Electron Dev., ED-27, p.1359
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沟道掺杂分布
•降低沟道的掺杂以提高可靠性
–负作用：短沟道效应
–实际衬底掺杂再不断增加
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优化沟道掺杂
–降低沟道内的掺杂浓度
增加沟道外的掺杂浓度
–问题：难于控制
更低的工作电压
•工作电压持续下降
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N掺杂
优点：
－防B穿通
－更好得击穿特性
－对热载流子得抑制效应：Si-N > Si-H
－提高高场沟道电子迁移率
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F掺杂
优点：
－对热载流子的抑制效应：Si-F > Si-H
－抑制NBTI效应
优点：
－增加了硼穿通
器件寿命预测
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寿命预测
被广泛采用但不是唯一方法
加速实验：更高的应力条件
测量Isub，Id的变化，确定寿命
基于幸运电子模型lucky electron model，器件寿命 t:
C－常数，依赖于工艺
Isub/Id－倍增因子
反映电场强度
Id/W－沟道电子浓度
m－常数，通常2.7 ~ 3.2
m的确定
•能量因子m
•测量工作条件下的Isub, Id
•从应力条件外推出工作条件下的t
一个例子
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考虑因素
典型的测试/工作条件
测试条件
–通常采用DC偏压
–最坏应力条件Isub=>max
–避免AC测试
寄生电感的影响
工作条件
–逻辑：等效为AC
–模拟：近似为DC条件
占空比，D
•在同样的工作电压下:
绝大多数的损伤发生的时间区域?
－过渡区
温度影响
•芯片内温度：~120oC
–缺陷产生增加
–如何影响击穿?
•缺陷产生：热激发
•应力温度条件：室温
–最坏条件
•原因：
–更高温度＝> 更低迁移率
–更低迁移率：更不“热”
–效果：更少损伤
电感环的影响
•更高电压：更短寿命
–电压能否超过电源电压?
•芯片中存在电感和寄生电感
•在1.1´电源电压下确定最坏寿命
例子
计算
•确定能量因子m
确定m
•通过拟合：m=3
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寿命预测
t(无电压环)=7.78´108 sec =24.7years
t(有电压环)=1.48´108 sec =4.7years
占空比=1%：t(有电压环)=470years
MOS器件可靠性未来研究
深亚微米MOS器件的退化
未来的研究
100-nm技术的MOS器件可靠性 (SOC)
热载流子退化：尽管工作电压已经下降，依然是一个严重的问题
负偏压温度改变引起的不稳定Negative bias-temperature instability：被认为代替热载流子退化，将成为限制CMOS器件寿命的主要因素
硼穿通：将在薄栅氧化层扩散，并进入衬底，改变pMOSFET的阈值电压
高k介质薄膜界面特性：依然存在谁是最好介质的争论，并且大规模生产的时间还无法确定
浮栅类型的非挥发MEMORY中存在的SILC(Stress-induced leakage current) ：存在常规SILC无法解释的大泄漏电流– 异常SILC
对100-nm技术，SOC被预期为Si工业的驱动力。几种主要的器件将集成在在SOC中，每个器件都要求具备足够的可靠性。因此需要仔细的优化，但这是非常困难的。
内容来源：北京大学微电子研究院
